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查看: 2173|回复: 1

[求助] FPGA布局布线时序不通过

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发表于 2017-6-15 13:44:43 | 显示全部楼层 |阅读模式

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各位好,我现在用actel一款片子,资源使用率在65%,但是在布局布线时时序总是出现大片不满足情况。优化了部分代码,其他地方又会出现大量问题。代码总体风格应该是比较规范的。分析看可能是管脚使用太多,使用134,而用户可用管脚才158个。请问各位这种情况下,只能通过修改代码的方式来优化时序,那要按照报错的情况我估计设计可能都需要大改。。。而且估计改完之后稍有改动又不行了。。。大家有什么好办法么???
发表于 2017-6-16 14:38:17 | 显示全部楼层
时序约束做没有?要从出问题的布局布线时序入手。
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