help on synthesis

xiaoyisimonguo

I am running DC and got setup violations: only a little, -0.01I am wondering if I could swap a few d0 cells to d1 or d2 to get rid of the negative slacks
please help, is there a way to swap reference cell, in design compiler? for instance, replace
I_MIDDLE/I_PIPELINE/add_0_root_sub_0_root_sub_80/U1_5, now ad01d0, to ad01d1

----------------timing report------------
  STOTO              8000                  cb13fs120_tsmc_max
  PIPELINE           8000                  cb13fs120_tsmc_max
  PIPELINE_DW01_add_0
                     ForQA                 cb13fs120_tsmc_max

  Point                                                   Incr       Path
  --------------------------------------------------------------------------
  clock clk (rise edge)                                   0.00       0.00
  clock network delay (ideal)                             0.00       0.00
  I_MIDDLE/I_PIPELINE/clk_r_REG14_S1/CP (dfnrq1)          0.00       0.00 r
  I_MIDDLE/I_PIPELINE/clk_r_REG14_S1/Q (dfnrq1)           0.50       0.50 f
  I_MIDDLE/I_PIPELINE/add_0_root_sub_0_root_sub_80/A[5] (PIPELINE_DW01_add_0) 0.00       0.50 f
  I_MIDDLE/I_PIPELINE/add_0_root_sub_0_root_sub_80/U1_5/CO (ad01d0)                     0.34       0.84 f
  I_MIDDLE/I_PIPELINE/add_0_root_sub_0_root_sub_80/U1_6/CO (ad01d0)                     0.27       1.11 f
  I_MIDDLE/I_PIPELINE/add_0_root_sub_0_root_sub_80/U1_7/CO (ad01d2)                     0.25       1.36 f
  I_MIDDLE/I_PIPELINE/add_0_root_sub_0_root_sub_80/U1_8/CO (ad01d1)                     0.21       1.57 f
  I_MIDDLE/I_PIPELINE/add_0_root_sub_0_root_sub_80/U1_9/Z (xr03d2)                         0.37       1.94 f
  I_MIDDLE/I_PIPELINE/add_0_root_sub_0_root_sub_80/SUM[9] (PIPELINE_DW01_add_0)  0.00       1.94 f
  I_MIDDLE/I_PIPELINE/z_reg[9]/D (dfnrq1)                 0.00       1.94 f
  data arrival time                                                                         1.94
  clock clk (rise edge)                                                     2.10       2.10
  clock network delay (ideal)                                           0.00       2.10
  clock uncertainty                                                           -0.10       2.00
  I_MIDDLE/I_PIPELINE/z_reg[9]/CP (dfnrq1)                0.00       2.00 r
  library setup time                                                          -0.07       1.93
  data required time                                                                       1.93
  --------------------------------------------------------------------------
  data required time                                                                       1.93
  data arrival time                                                                          -1.94
  --------------------------------------------------------------------------
  slack (VIOLATED)                                                                        -0.01

richardxingxing

一般综合的时候是要禁用驱动最小的那些cell的