请教 8051+模拟ic cadence数模混合的问题

rcyang

各位好，最近在做 8051+模拟ic 数模混合，用cadence 数模混合仿真平台，将8051各个模块的verilong代码都做成functional，但是有报错。 我定义了参数表并include了`include "./MCU_package.inc" mcu_package.inc参数表里面部分内容： // cycle definitions: `define c1 2'b00 `define c2 2'b01 `define c3 2'b10 `define c4 2'b11 代码里面部分内容： case (bus_seq )           //------------------           // instruction read:           //------------------           `instr_rd_seq :           begin             case (cycle )               `c1 : begin                       if (ext_rom_access == 1)                       begin                         p0_mem_reg_n   <= 1; // p0 output is address                         p0_addr_data_n <= 1;                         p2_mem_reg_n   <= 1; // for whole sequence                         ale_pos        <= 0; // start ale cycle                       end                       else 但是很多`C1之类的报错： ncvlog: *E,NOTSTT (/home/user2/8051/rtl/8051/mcu_biu/functional/verilog.v,414|20): expecting a statement [9(IEEE)]. (`define macro: rd_rom_seq [/home/user2/8051/rtl/8051/mcu_biu/functional/verilog.v line 145], file: /home/user2/8051/rtl/8051/mcu_biu/functional/verilog.v line 414)               `c1 : begin 应该是定义的参数没有正常识别，向大家请教，是cadence verilong不支持inlude 参数表？还是其他问题？如何修改？

virsim

+incdir+(mcu_package.inc所在绝对路径), 给ncverilog

phoenixson

你需要将你的mcu_package.inc所在的目录用 +inc_dir+加入进去

rcyang

回复 2# virsim


   非常感谢指导！   因为我刚开始学cadence数模混合仿真，很多不懂，请教一下，具体是不是这样操作：
   在terminal里面，ncverilong +inc_dir+(mcu_package.inc所在绝对路径)，是这样吗？
    还是在*.v 文件第一行里面添加 +inc_dir+(mcu_package.inc所在绝对路径)，是这样吗？

rcyang

回复 3# phoenixson


      非常感谢指导！   因为我刚开始学cadence数模混合仿真，很多不懂，请教一下，具体是不是这样操作：
   在terminal里面，ncverilong +inc_dir+(mcu_package.inc所在绝对路径)，是这样吗？
    还是在*.v 文件第一行里面添加 +inc_dir+(mcu_package.inc所在绝对路径)，是这样吗？

virsim

ncverilog -help 看一下帮助吧

ralphtwtw

感謝大大無私分享