DC综合中关于时钟的约束

从这一刻信仰 · 发表于 2017-5-31 09:42:38

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set_clock_uncertainty, set_clock_transition, set_clock_latency，set_input_delay,set_output_delay具体的值是如何设定的，依据是什么？

高瞻forever · 发表于 2017-5-31 10:47:38

这是我之前总结的DC一些基本约束，你可以先看看，不用下载。以下为百度文库地址
https://wenku.baidu.com/view/211 ... aaedd3383c4bb4cb455

谁枫而飘 · 发表于 2017-5-31 13:37:18

回复 1# 从这一刻信仰

根据具体的设计啊，你的设计延时是多少就是多少啥

从这一刻信仰 · 发表于 2017-5-31 14:32:03

回复 3# 谁枫而飘

能具体说说吗？比如set_clock_uncertainty，之前我都是设置的一般通用的值，比如0.5，但如果是高速时钟，或者28nm工艺，16nm工艺，这些
值的设定应该有某些依据吧？

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