DC综合问题

yanboliyuan

module A output OUT 连接module B input IN， input IN 在module B内unloaded, 但是module B被设置成了set_dont_touch，综合后的网表中module A的output OUT被优化掉了，module B中的input IN被赋值constant 1'b0, 结果导致fm验证不通过。请问添加什么设置语句可以防止DC综合过程中module A 的output OUT被优化并且让OUT 连接到module B的input pin IN 上，

wythelin

unload 的線一定會被移除，因為如果不移除，將會是天線，DRC 不會過的
您的問題應該是 conformal 的問題，不是Synthesis 的問題
我猜您應該是用hierarchical verification flow.
set_constant on module B 應該可以解決您的問題