systemverilog源文件中包含verilog2001的keyword怎么仿真

gdsgdj · 发表于 2017-5-17 17:57:12

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最近在用Candence最新的仿真工具Xcelium中的MCE功能仿真，生成的ske.sv文件中包括了verilog2001中的keyword config...endconfig，同时也包含了systemverilog的代码，请问大家有知道在这种情况下怎么办吗？非常感谢

zgl5566 · 发表于 2017-5-18 17:17:24

sv支持configure语法

edacw · 发表于 2019-12-13 13:23:58

请问用下来效果如何？我试着RTL仿真，发现mce还没有单引擎速度快，差了好几倍速度，不知道什么原因。连同dump波形一起，没有VCS速度快

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