verilog语法不明请解惑：out <= {1'b0, a & b};中1'b0是什么意思

ailance · 发表于 2017-5-13 11:41:45

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不明白啊。

out <= {1'b0, a & b}; 为什么加上了个1'b0?

另外：
out <={a[0], carry_in, a[7:1]};是个右移指令，这么写表达了什么意义？

非常感谢！

ailance · 发表于 2017-5-13 11:43:35

input [7:0] a, b;
input carry_in;
reg [8:0] out;

ailance · 发表于 2017-5-13 13:32:31

明白了，out是[8:0]，真是out了。

ayamitek · 发表于 2017-5-18 09:45:18

thanks

higoogle · 发表于 2017-5-25 01:31:36

大括号{ }非常好使，要善用它

[求助] verilog语法不明请解惑：out <= {1'b0, a & b};中1'b0是什么意思