用Verilog实现双时钟沿触发的JK触发器

cpp123456

要是新功能的描述

这段代码哪里有问题，q一直输出不了波形
module jk(j,k,q);

output q;

input j,k;

wire ds1,dr1,ds2,dr2;

reg dq1,dq2;

always @(ds1 or dr1)begin

if(!ds1)dq1=1'b1;

else if(!dr1)dq1=1'b0;end

always @(ds2 or dr2)begin

if(!ds2)dq2=1'b1;

else if(!dr2)dq2=1'b0;

end

assign ds1=~((~dq2)&(~j));

assign dr1=~((dq2)&(~k));

assign ds2=~(ds1&dq1);

assign dr2=~(dr1&(~dq1));

assign q=dq2;
endmodule
这段代码哪里有问题，q一直输出不了波形