如何实现加载checkpoint并修改UVM_TESTNAME继续仿真

chenfengrugao

仿真时，希望把芯片初始化过程（这段时间仿真很慢）的checkpoint保存下来，以后换掉testcase，再继续仿真，用这种方式来加快仿真速度。

在用cadence nc14试验时遇到以下问题：
1. 仿真的控制tcl脚本不知道怎么检测RTL或TESTCASE的状态变化来save checkpoint. 如下，
run 1ms
run -clean
save -simulation SNAPSHOT_init
quit

2. 保存时报SDI信息不能保存问题
Ran until 234557889 NS + 0
ncsim> run -clean
ncsim: *W,RNALCL: Simulation is already at a clean point.
ncsim> save -simulation SNAPSHOT_init

Message!     [SDI/Verilog]                                                     
    SDI/Verilog does not support save - no SDI information will be saved.
Current simulation time = 0                                                                        
    "/eda/tools/cadence/ius141/tools/methodology/UVM/CDNS-1.1d/additions/sv/cdns_recording.svh", 75: $sdi_create_fiber(name,t,{"$uvm:",scope});
Saved snapshot worklib.SNAPSHOT_init:sv
ncsim> quit

3. 恢复时，修改irun ... +UVM_TESTNAME=another_testcase，可以感觉时候继续仿真，但新fsdb跟先前init阶段的波形没法合并。比如，恢复后某些信息没有toggle，新fsdb里显示红色的X

4. 直接看仿真结果也不太对，由于没有正常的波形，没法继续调试。