用vcs进行uvm仿真，有没有办法使用ucli查看各个phase的状态呢？

lyh33001 · 发表于 2017-3-30 16:22:50

如题，我的仿真进入了死循环，有没有办法在不终止仿真、不插入debug语句的情况下获取当前phase的信息呢？我想知道我死在了哪个phase里，然后去查看各组件中该phase的代码

nashaonian · 发表于 2017-4-1 16:09:53

可以用dve，设置断点然后单步执行

nativeda · 发表于 2017-4-1 22:17:16

verdi interactive debug，有专为uvm开发的phase debug界面

lyh33001 · 发表于 2017-5-10 21:39:58

simv后面加上 +UVM_PHASE_TRACE，查看log就行了

lyh33001 · 发表于 2017-5-10 21:42:10

回复 3# nativeda

我找到verdi上的phase debug界面了，但是是空白。是不是得用verdi的simulation，这个界面才会有内容呢？

forever_leng · 发表于 2017-6-13 17:56:34

使用verdi 的单步调试功能，编译选项-debug_access +all。

[求助] 用vcs进行uvm仿真，有没有办法使用ucli查看各个phase的状态呢？