芯片测试发现问题，晶振占空比对时序是否有影响

1027199631 · 发表于 2017-3-24 09:40:14

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芯片测试发现：不降频，不降压，clk接函数发生器，接口时序正常，但是接晶振就不正常了。。。。。不降频，降压，clk无论接函数发生器还是晶振，接口时序都正常。
这说明晶振产生的时钟导致设计hold出现问题，可是不知道是什么原因引起的？问：晶振产生的时钟，如果占空比不一致，是否会导致我hold问题？

hitmic · 发表于 2017-3-24 11:37:29

看设计是否采用正负边沿吧，都用正的，没影响。正负都用，有影响

1027199631 · 发表于 2017-3-24 11:52:18

回复 2# hitmic

我的设计都是clk上升沿触发，所以不会对时序产生影响。那会是什么原因导致：晶振产生的时钟导致设计hold出现问题的呢？

jacobshen · 发表于 2017-3-27 14:21:26

频率准吗？

yvhksovo · 发表于 2017-4-15 15:25:27

理论上是不应该有影响的；公司用的emu仿真，采下来的波形别说占空比，两个时钟周期都不一样，也能正常跑；

peterlin2010 · 发表于 2017-4-15 15:30:40

芯片测试发现：不降频，不降压，clk接函数发生器，接口时序正常，但是接晶振就不正常了。。。。。 ...
1027199631 发表于 2017-3-24 09:40

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