静态电流方面的问题

tian12145 · 发表于 2017-3-23 10:57:11

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芯片回来后简单测了一下VDD静态电流，感觉比较大，芯片中用到了PMOS电容，SDB接VDD G接地。请问PMOS电容及NMOS电容对静态电流有什么影响。谢谢！！！

fashion612 · 发表于 2017-3-23 14:41:29

正常的规则设计下，MOS电容是不会造成漏电的。芯片漏电的原因太多了，设计方面有输入悬空，或操作时有短路电路，或者电源冲击触发latch-up效应，还是要自己细心查找。

tshiu · 发表于 2017-3-29 09:28:55

Maybe check the floating node of your ckts.

Senior_design · 发表于 2017-4-1 16:12:16

You should check your chip's initial state and find out if there are some point under unstable state.

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