时钟clk综合和实现错误问题求助(Xst:2035和Error:ngdbuild:924)？

艾克0928

论坛里的各位好，我这里向大家请教一个问题，那就是我使用PLL做时钟分频时，输入时钟是100MHz，分频得到两个时钟，分别是16MHz和8MHz，但是在综合和实现中的Translate中出现了Xst:2035和Error:ngdbuild:924的错误问题，具体描述如下：

1)在综合时，出现Xst:2035 - Port <clk> has illegal connections. This port is connected to an input buffer and other components的错误，经过查找网上资料，我照网上的和Xilinx论坛里面的进行修改了，也即将Xilinx Specific Options中的iobuf后的勾勾去掉，然后进行综合，此时综合正确。


2）但是我在综合无误后进行实现(Implement)时，又出现了Error:ngdbuild:924 - input pad net 'clk' is driving non-buffer rimitives的错误，虽然网上也有说改正办法，但是我没有看懂，这里我就不知道怎么改了，还请论坛里的大神指导指导，本人感激不尽！

huster

PLL的输入管脚是不是必须接在全局钟引脚上？

艾克0928

回复 2# huster 请问我绑定的是110T的开发板子上的X1用户时钟引脚，这个应该会自动调用全局时钟引脚吧？另外，我看到一篇资料，说“从全局时钟管脚输入的信号必须经过IBUF元，否则在布局布线时会报错。”，但是我在综合的时候已经去掉了输入输出buffer了(iobuf)啊，那后面的实现(Implement)肯定就不满足条件了啊，这又如何是好？

艾克0928

顶一下！求助...

tiancaijiameng

主要问题出现的地方应该没找准。首先，应用PLL输入时钟不能有用作其他用途，所有的应用时钟都从PLL产生的时钟上面来选取。所以你的100M时钟是否就是晶振直接输入的时钟？

艾克0928

回复 5# tiancaijiameng
非常感谢您的回答，我检查了一下，发现我的PLL输入时钟没有用做其他用途啊，我的100MHz时钟就是晶振，其他内部模块的时钟全部是用PLL分频出来的时钟，也就是16MHz和8MHz，供给SPI和滤波器用……您觉得还有其他可能性吗？非常感谢您的帮助！

fkl523

我是用chipscope里加入了外部直接输入的一个时钟信号，出现的这个错误(ngdbuild:924)，
从chipscope里去掉直接输入的这个port clk，用他BUFGP后的信号，错误消失了。