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[资料] FPGA时序约束设计分享

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发表于 2017-3-11 16:29:37 | 显示全部楼层 |阅读模式

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HuaWei Verilog 约束.pdf

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Verilog 约束

发表于 2017-3-12 10:16:30 | 显示全部楼层
看一看再说
发表于 2017-3-12 15:49:15 | 显示全部楼层
xiexie
发表于 2017-3-12 15:57:33 | 显示全部楼层
有用吗? 有没有quartus的?
发表于 2017-3-12 16:00:56 | 显示全部楼层
第2第3个附件感觉很敷衍啊, 是买鸡肉搭鸡屁股的意思吗?
发表于 2017-3-13 14:03:49 | 显示全部楼层
非常好的资料
发表于 2017-3-27 17:19:59 | 显示全部楼层
谢谢分享
发表于 2017-3-28 22:19:11 | 显示全部楼层
谢谢分享啊
发表于 2017-3-28 23:08:08 | 显示全部楼层
谢谢分享
发表于 2017-4-30 20:18:55 | 显示全部楼层
谢谢分享
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