请教一个SerDes中的CDR抖动容忍的问题！谢谢！

HiZou

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edwardk

学习中。。。。

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1.   时脉与资料回复电路之设计与抖动容忍度的快速估计技术
Design for Clock and Data Recovery Circuits and Quick Estimation for Jitter Tolerance

研究生:  李彦龙
成功大学

2.  Structural Tests for Jitter Tolerance in SerDes Receivers

3.  
Jitter analysis and modeling of a 10 Gbit/s SerDes CDR and jitter attenuation PLL

Clock Jitter Demystified and Jitter Requirements for 56G
clock-talk-clock-jitter-demystified-and-jitter-requirements-for-56-112G-serdes.pdf (3.89 MB , 下载次数: 46 )

2023-3-8 08:42 上传

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