请教如何在做LVS时忽略analoglib里的器件

czq1419 · 发表于 2017-3-1 17:21:53

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比如说我在schematic里加了analogLib的电容和电阻用于模拟寄生的情况。但是为了做LVS，我不得不重新做一个没有寄生的schematic，很麻烦。想请教一下有没有解决的方法，比如如何让特定symbol可以在LVS里自动被忽略

czq1419 · 发表于 2017-3-1 17:23:17

还有比如会加一些cmdmprobe,vdc等帮助仿真的东西，是不是有可能在LVS阶段被忽略掉？

akwl2011 · 发表于 2017-3-4 08:39:33

试试在lvs deck中加入 LVS FILTER device—name open，device name 是你加入的寄生器件名字

小马哥爱逛 · 发表于 2018-4-10 14:56:54

在原理图中加上lvsignore的属性

小马哥爱逛 · 发表于 2018-4-10 15:22:38

LVS FILTER C open就可以把电容屏蔽掉！！

layout123 · 发表于 2018-4-10 15:44:30

LVS FILTER C(CP) OPEN，，，，，CP是cap的LVS name

通信小小生 · 发表于 2019-4-22 11:01:53

学习了

IC小白 · 发表于 2019-4-22 20:17:56

小马哥爱逛发表于 2018-4-10 15:22
LVS FILTER C open就可以把电容屏蔽掉！！

请问是在lvs rule里面加上这句话吗

Snowy2016 · 发表于 2019-4-23 16:21:35

小马哥爱逛发表于 2018-4-10 14:56
在原理图中加上lvsignore的属性

大侠，请问“在原理图中加上lvsignore的属性”这个具体怎么操作？

wangya · 发表于 2019-4-23 17:24:41

LVS FILTER R(RP) SHORT

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