PLL部分频点失锁，求助

hustanghu · 发表于 2017-3-1 09:24:51

这是不锁定情况下Vtune的信号，前面无规则是分频比为63时的，后面是分频比为61时的，都不锁定。但是感觉后面一张像是要锁定，然后环路突然失锁。推测是分频器的问题。但是为什么分频器只有在固定的分频比时才出错呢？

hustanghu · 发表于 2017-3-1 09:25:27

这是不锁定情况下Vtune的信号，前面无规则是分频比为63时的，后面是分频比为61时的，都不锁定。但是感觉后面一张像是要锁定，然后环路突然失锁。推测是分频器的问题。但是为什么分频器只有在固定的分频比时才出错呢？

lwjee · 发表于 2017-3-1 15:41:20

像是分频器timing有问题。

hzx85337856 · 发表于 2017-3-1 22:05:54

那你看过你的divider的delay吗？你分频那么大，是不是在那几个点的时候delay是最大的呢？如果delay比较大的话，会让你的phase margin进一步降低的呢？或者你简单算算你的natural frequency大概是多少，和BW比？

alex_fd12 · 发表于 2017-3-2 10:43:58

回复 1# hustanghu

因为sigma delta在切换时，如果是分频比在2^n附近时，sigma delta输出的最高位是在变化的，例如有时候会是1000，有时候变成0111，这样最高位变化了。而在divider中如果频率输出电路设计设计的有点小问题，比如用sigma delta输出的最高位来选择该位对应的分频器单元的输出作为整个分频器的输出，那么在最高位从1000变为0111时，divider的输出从第4位对应的指路切换到了第3位对应的支路，此时就会输出有相位误差就乱掉了。一点猜测哈。

xq19901211 · 发表于 2024-3-23 22:43:44

请问楼主这个问题最后咋解决的？可以分享一下吗？新人学习

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