PLL部分频点失锁，求助

hustanghu · 发表于 2017-2-27 16:00:57

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最近测试一个PLL，在高频2.5GHz及低频1GHz时都能输出，但是在1.6GHz左右时却不能输出。环路相位裕度足够，电荷泵电流可调，参考24MHz，带宽70KHz左右，分频比在61~63时就失锁，但是其余分频比下都正常。
已有分析验证如下：
1）SPI及SDM正常，从示波器抓取信号分析时序，从SPI读取回来的信号正常
2）SDM工作在24MHz频率，降低SDM的工作频率至15MHz后仍然不锁定
3）分频器后仿均正常，采用结构为CML与TSPC结构相结合，其中三级CML三级TSPC
4）通过调整环路滤波器参数，已经排除相位裕度及带宽的问题
5）测试时发现环路会出现锁定与失锁相互交替的过程，即观察Vtune信号，会出现锁定的过程，但是在一段时间后Vtune变为0，然后接着出现锁定过程，此过程毫无规律。

请大家分析一下还有什么可能的原因？