PLL部分频点失锁，求助

hustanghu · 发表于 2017-2-27 16:00:57

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最近测试一个PLL，在高频2.5GHz及低频1GHz时都能输出，但是在1.6GHz左右时却不能输出。环路相位裕度足够，电荷泵电流可调，参考24MHz，带宽70KHz左右，分频比在61~63时就失锁，但是其余分频比下都正常。
已有分析验证如下：
1）SPI及SDM正常，从示波器抓取信号分析时序，从SPI读取回来的信号正常
2）SDM工作在24MHz频率，降低SDM的工作频率至15MHz后仍然不锁定
3）分频器后仿均正常，采用结构为CML与TSPC结构相结合，其中三级CML三级TSPC
4）通过调整环路滤波器参数，已经排除相位裕度及带宽的问题
5）测试时发现环路会出现锁定与失锁相互交替的过程，即观察Vtune信号，会出现锁定的过程，但是在一段时间后Vtune变为0，然后接着出现锁定过程，此过程毫无规律。

请大家分析一下还有什么可能的原因？

hzx85337856 · 发表于 2017-2-27 23:44:32

楼主做的事小数分吗？SDM是几阶的呢？

hustanghu · 发表于 2017-2-27 23:46:29

是，MASH1-1-1结构

hzx85337856 · 发表于 2017-2-27 23:53:39

那就是三阶-2到3？你的divider是怎么做的呢？在63，64的时候会跳吧？60的时候和66，67是不是就不会又问题？

rong00i8 · 发表于 2017-2-28 07:22:08

1.电路架构是否是常规cppll结构
2.不开sdm是否在N=61~63同样失锁
3.vtune波形发上来看一下

hustanghu · 发表于 2017-2-28 09:11:45

电路是CPPLL结构，不开SDM时就失锁，而且只改变分频比，比如其余设置不变，N从60跳变到61时，环路就不锁定，Vtune表现为随机的乱跳

hustanghu · 发表于 2017-2-28 09:17:48

分频器为扩展的5~6级分频器，分频比为32~127，现在在分频比为61~63,64~66,93~95及96~98有问题，是不是分频器在这些分频比端点时出问题了？为什么会这样呢？

hzx85337856 · 发表于 2017-2-28 22:21:15

你divider的输出有没有用输入打一拍啊，过一个dff，clk是高钟

hustanghu · 发表于 2017-2-28 22:55:31

@hzx85337856，没有，这样只是减小分频器输出的抖动，增加线性度，并不会对功能产生很大的影响啊

hustanghu · 发表于 2017-3-1 09:22:15

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