verilog 和 def 不匹配

mmm_123

verilog netlist 中定义了一个port， 在做floorplan 时改为两个连接关系相同的port，所以def 中该port 有两个位置。导入encounter 的时候只认Verilog 中的port ，所以该port只有一个，请问我该怎么做可以使得port和def 中一样？