FPGA程序解读

duan1234

我请教一下大侠，正在学习的一段程序，如下：
ADD_data u1_add_data(
.a(video_tmp[9:0]),   //输入下变频后的低10位信号
.b(video_sub),        //input [18:0] b
.clk(iclk),
.sclr(irst_n),
.s(video_add)         //output [18:0] s
);

SUB_data u2_sub_data(
.a(video_add),       //input [18:0] a
.b(video_delay),     //input [9:0] b
.sclr(irst_n),
.s(video_sub)       //output [18:0] s
);

always@(posedge iclk)
begin
   if(irst_n)begin
      video_delay<=10'd0;
   end
   else begin
     video_delay<=video_sub[18:9];
   end
end

这段程序的作用是什么？
加法和减法互相嵌套比较乱，能不能讲解一下，谢谢！