Calibre LVS提取layout正确，但提取Schematics原理图错误

alichen · 发表于 2017-1-15 19:26:39

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各位朋友：
大家好，本人遇到一个Calibre LVS的问题。简单描述一下：
在Schematics中编辑一个15um/1um multiper=4的PMOS管，然后在layout中画出对应的版图。DRC没有问题，LVS时发现layout的提取.sp网表符合设计意图；但通过calibre提取的原理图.src网表却出现了错误，只显示multiper=2，而且我把原理图的PMOS尺寸换掉重新LVS，发现.src网表居然没有变化。。。。
请教各位朋友，有没有类似问题的解决经验，不胜感激！！！

nathan_ruan · 发表于 2017-1-15 19:31:41

基本说明你的电路网表没有update
calibre lvs 电路网表设置界面是不是有个选项，勾选之后就会从相应的电路导出网表，否则用已存在的那个网表？

AnJing俊杰 · 发表于 2017-1-20 14:40:56

一般都是把电路导出一个****.cdl的网表，然后跑LVS的时候input该网表

suly · 发表于 2017-1-22 11:17:59

我觉得也是电路没更新

sean12 · 发表于 2017-1-22 21:08:55

电路网表没更新

derek623606 · 发表于 2017-1-22 21:43:04

直接把网表的数字改了应该可以了

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