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[求助] 请问DCDC环路稳定性分析为什么不能在这里进行断点?(图片已经添加)

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发表于 2017-1-12 23:30:33 | 显示全部楼层 |阅读模式

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本帖最后由 zhujihan 于 2017-1-13 10:47 编辑

看了几篇关于DCDC环路稳定性分析的论文,存在疑问如下:

首先,根据Ridley博士的论文,电流模式Buck电路以及小信号等效模型如下:

[C6%}RR7QGA0U{K$MH}`9UR.png

~~}K2%342%MK7Z0)`U8S7~U.png

不少论文在分析电流环路的稳定性时,将电压环路断开,先不考虑控制电压vc的扰动量,然后在下图红色X处断开电流环路并且仿真其波特图,分析其环路相位裕度。

~@J~BA[PGVLZF4SNBI]0JZJ.png

所得到的波特图如下:

4RPS(4IWJ)XC$PO%UD_%_6Q.png

而在分析电压环路时,选择将电流环路闭合,并且下图红色X处断开电流环路并且仿真其波特图。

_(G%OOH38}X6MGQ9N1N(5PU.png

对应的波特图如下:

P43_D@8LT1`D09%QOMZ74IB.png



我的疑问是:为什么不能在下图A处断开环路,并且仿真分析其波特图与Phase Margin

按我的理解,A点是电压环路与电流环路共同的“必经之路”,在此处断开所仿真得到的波特图与PM可以体现整个完整系统的环路稳定性。

我们在分析运放环路的时候也是根据这种原则选择断点的,不是吗?

$N1D9@VX9X)82TC7BQZYZWJ.png

可是当我对论文中一个稳定环路的例子进行这个仿真时(在A点断开跑STB仿真),却得到不足够的相位余量,如下图所示:

BXJYY)5))38LG39U}0(KIRS.png

请问这是为什么?在A点是否可以进行STB仿真以验证整个环路的稳定性?

发表于 2017-1-15 20:07:58 | 显示全部楼层
帮顶一下,等有经验的人指导一下
发表于 2017-1-25 17:45:45 | 显示全部楼层
再顶一下
发表于 2017-2-2 11:38:28 | 显示全部楼层
里边有多环路,A点会比较合理吧,从EA输出的地方断,得到的STB分析不知道该怎么理解。
发表于 2017-2-13 11:56:41 | 显示全部楼层
再顶一下
发表于 2022-2-10 10:31:33 | 显示全部楼层
看看先
发表于 2022-2-10 16:27:49 | 显示全部楼层
在A点断环,破坏了内环的完整性,内环电流环是一个快环。只在A点断环,外环(慢环)还是闭合的,仿真出来的也不是内环的波特图。
发表于 2022-3-11 12:30:03 | 显示全部楼层


kevin531904 发表于 2022-2-10 16:27
在A点断环,破坏了内环的完整性,内环电流环是一个快环。只在A点断环,外环(慢环)还是闭合的,仿真出来的 ...


请问一下,峰值电流模的Buck电路在cadence仿稳定性,该怎么弄
发表于 2022-3-13 10:33:02 | 显示全部楼层


幽子羽 发表于 2022-3-11 12:30
请问一下,峰值电流模的Buck电路在cadence仿稳定性,该怎么弄


把开关等效线性化,或者你直接搭一个behavior mode。还有最直接的是看瞬态响应
发表于 2022-3-13 10:42:03 | 显示全部楼层
A点最合适吗?
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