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[求助] FPGA与DP83640实现百兆以太网RMII接口收发控制器

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发表于 2016-12-14 09:24:26 | 显示全部楼层 |阅读模式

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FPGA与DP83640实现百兆以太网RMII接口收发控制,硬件上连好了之后,还需要专门对这个PHY芯片进行模式寄存器配置吗?我看了手册,说CLK_OUT输出时钟可作为RMII模式下的REF_CLK,但是是基于250MHz分频,不明白如何配置才能让它正确输出50MHz时钟?求高手解答,谢谢!
 楼主| 发表于 2016-12-15 10:55:05 | 显示全部楼层
自己纠正一下,我发现DP83640的RMII还分主从模式,我的芯片是按从模式接的,从模式下TX_CLK/RX_CLK和CLK_OUT都不用,现在PHY只有输入时钟,就是FPGA给它的50MHz,但是没有时钟输出,请问怎么解决才能使芯片被正确驱动起来?
 楼主| 发表于 2016-12-19 13:27:03 | 显示全部楼层
请问有没有人有写过百兆以太网rmii接口收发控制器IP的经验?
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