[求助] 关于ddr型接口时序的问题讨论，希望能给小弟提些建议

发表于 2016-12-12 21:05:39 | 显示全部楼层 |阅读模式

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今天在编写时序约束的时候，发现利用pll输出时钟作为ddr数据选择器的选择信号时，由于pll时钟有负值的skew导致数据延迟非常大，而且不不知道这个怎么约束才能达到很好的效果。详细设计可以看下图 QQ截图20161212210226.png

图二可以看出，由于pll时钟输出是负的skew导致，data delay 非常大，请问有什么好的办法解决这个问题吗

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