[求助] verilog vhdl 混编的仿真问题

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djqlyy

发表于 2016-12-12 10:13:05 | 显示全部楼层 |阅读模式

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QUARTUS的工程中既有verilog又有vhdl还有框图工程的编译没有问题，但modelsim仿真的时候就这样那样的问题，仿真不了
而且，如果我只仿真其中的一个verilog 模块，也会报某个vhdl的问题
但要是把verilog模块单独放到另一个测试用的工程里的话又比较麻烦，因为该模块下也有很多模块需要添加！！！！
有什么好的办法吗？