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查看: 4943|回复: 7

[求助] DC综合后的网表文件如何导入cadence 生成原理图？

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发表于 2016-11-19 18:19:48 | 显示全部楼层 |阅读模式

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各位大神：我之前用DC将verilog代码综合，生成了一个门级电路的verilog文件，我试着将它导入cadence，但是，只生成了functional和symbol这两个view。我用的工艺库是smic180，请问我的工艺库应该加在target library 还是reference library？
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 楼主| 发表于 2016-11-20 10:40:13 | 显示全部楼层
不要沉啊。。。求助！
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发表于 2018-6-10 10:22:08 | 显示全部楼层
你好，你解决了吗？我也遇到此类问题，能否赐教
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发表于 2018-6-11 16:36:53 | 显示全部楼层
本帖最后由 494693243 于 2018-6-11 16:38 编辑

我做DC 时，不需要导入你说的cadence啊，用脚本跑，分析完报告，就可以了吧？
工艺库加载target library（一直分不清谁是谁）
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发表于 2022-4-18 11:20:01 | 显示全部楼层
你好这个问题你解决了吗
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发表于 2022-5-20 17:03:43 | 显示全部楼层
我也想知道
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发表于 2022-7-23 09:55:33 | 显示全部楼层
工艺库加在reference library，target library是自己保存的
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发表于 2025-8-1 16:39:41 | 显示全部楼层
https://blog.eetop.cn/blog-1592-6946832.html
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