关于 prime time 下 LINK sub module

evangle

通过DC synthesize 之后， 得到以下的verilog netlist ， 用PT 读入之后 所有的module 都能通过 list design 看到 但是 如果我link_design top level 也就是 module a4_bit_carry_sel_adder ， 所有在本文件里面的 子module 都报错。可是他们明明就在同一个文件里呀，不知为啥 PT就是看不见。


Warning: Module 'flip_flop_stage_0' in file '/u/yiwei/DC_lab/lab1/adder.v' is not used in the current design .  (LNK-039)



module flip_flop_stage_0 ( outflip, clk, reset, inflip );
.....
module flip_flop_stage_4 ( outflip, clk, reset, inflip );
....

module a4_bit_carry_sel_adder ( S, Cout, A, B, Cin, Clock, reset );


  flip_flop_stage_0 flipflop1 ( .outflip(tempA), .clk(Clock), .reset(n4),
        .inflip(A) );
  flip_flop_stage_4 flipflop2 ( .outflip(tempB), .clk(Clock), .reset(reset),
        .inflip(B) );
  ripple_carry_adder_0 r1 ( .S(tempS), .C(tempcfirst), .A(tempA[1:0]), .B(
        tempB[1:0]), .Cin(1'b0) );
.....