DDR3的MIG（xilinx）无法自动初始化和校准

daneast

使用V7的MIG，testbench中提供了sys_clk/clk_ref/sys_rst，应该可以自动完成initialization and calibration进入IDLE状态的吧，但是init_calib_complete信号一直为低，而且phy侧的ddr接口信号一直没有变化说明压根没进行初始化和校准操作。
ddr model和wire delay模块保留，问题出在哪儿呢？

daneast

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   自己顶一下，希望有经验的小伙伴进来交流下。mig生成的example design的sim工程仿真时发现ui接口的app信号在初始化和校准阶段也没有发送数据，说明不需要外部输入配置信息，而phy侧的ddr信号明显有读写的操作说明内部在自动ini and calib。
将example design的traffic模块替换成自己编写的app_ctrl，在此模块中暂不做任何处理，可是仿真时发现phy没有发出读写或配置的信号。注：原来的ddr3_model和wiredly模块保留没变。
难道traffic中有做上电配置？