verilog中reg变量申明的疑问

freebigfish

各位大神，在模块声明中定义的reg变量与模块内部声明的reg变量有啥区别？
比如将
module led( output reg[1:0] dout1,output reg[1:0] dout2,input din,.... )中声明的reg[1:0] dout1改为：
module led(output reg[1:0] dout2,input din,...);
reg [1:0] dout1

这两种形式中的reg·1：0] dout1有啥区别？

assman2016

後者非input/output port僅為reg而已

freebigfish

非常感谢！

huster

也可以，但是out1仍然需要定义为output