verilog中reg变量申明的疑问

freebigfish · 发表于 2016-11-8 21:59:01

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各位大神，在模块声明中定义的reg变量与模块内部声明的reg变量有啥区别？
比如将
module led( output reg[1:0] dout1,output reg[1:0] dout2,input din,.... )中声明的reg[1:0] dout1改为：
module led(output reg[1:0] dout2,input din,...);
reg [1:0] dout1

这两种形式中的reg·1：0] dout1有啥区别？

assman2016 · 发表于 2016-11-8 22:18:31

後者非input/output port僅為reg而已

freebigfish · 发表于 2016-11-9 10:28:23

非常感谢！

huster · 发表于 2016-11-9 14:45:07

也可以，但是out1仍然需要定义为output

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