clock tree global skew太大

empitiness

时钟树skew太大，根据你的描述应该是多时钟域design，那么原因总的来说有两个方面：
1. fp的原因：比如某些sinks被block住，中间很长一段无法加buffer；
2. 如果排除fp的原因，那么很大可能是时钟之间的相互干扰，举例有两个master clk1, clk2，clk1有一个generated clock，那么分频器对于clk1来说是non-stop pin，如果这个分频器同时也在clk2时钟树下面，它将作为clk2的stop pin，这种矛盾工具是无法处理好的，经常导致很大的skew。
实验是否这种原因导致的方法：可以单做clk1的时钟树，看skew是否好很多，如果是，则大概可以判断是时钟间的相互干扰了。
解决办法：把default exception写出来，找出non-stop pin的点，apply到所有的时钟树上。

南武水寿

回复 11# empitiness

赞同，建议很好！
感觉只要把design的clock tree structure理清了，一般这些问题都好解决了。顺带也要和前端确认哪些clock是否异步，是否需要inter balance

williamliwei

工具优化不下去很可能是时钟结构的问题，检查下你的时钟树细节， 另外看下一些contraint下的是否合适

lepetitprince

回复 11# empitiness
谢回复，讲得很清楚

qchdmb

empitiness 发表于 2016-11-10 17:19
时钟树skew太大，根据你的描述应该是多时钟域design，那么原因总的来说有两个方面：
1. fp的原因：比如某些 ...

写得很细，学习了，谢谢！