设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Digital VLSI Chip Design with Cadence and Synopsys C ...

1 2 3 4 56 / 6 页

返回列表发新帖

楼主: catannie

[资料] Digital VLSI Chip Design with Cadence and Synopsys CAD Tools

发表于 2019-2-22 10:39:46 | 显示全部楼层

非常感謝~~~

回复支持反对

使用道具举报

发表于 2019-2-22 10:42:27 | 显示全部楼层

very good

回复支持反对

使用道具举报

发表于 2019-7-7 13:49:04 | 显示全部楼层

希望这个版本是完全的

回复支持反对

使用道具举报

发表于 2019-7-9 16:37:30 | 显示全部楼层

希望这个是完整版的，谢谢分享！！

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2019-7-9 20:07:28 | 显示全部楼层

thanks

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2019-7-9 20:18:34 | 显示全部楼层

thanks

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2020-4-5 19:15:16 | 显示全部楼层

希望这个是完整版的，谢谢分享!!!

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2022-8-17 00:18:51 | 显示全部楼层

感谢分享，呵呵。

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

1 2 3 4 56 / 6 页

返回列表发新帖

关闭

站长推荐 /1

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-8-26 17:01 , Processed in 0.015248 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表