设为首页收藏本站

在线咨询切换到宽版

eetop公众号

创芯大讲堂

创芯人才网

快捷导航

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › Digital VLSI Chip Design with Cadence and Synopsys C ...

1 2 345 6 / 6 页下一页

返回列表发新帖

楼主: catannie

[资料] Digital VLSI Chip Design with Cadence and Synopsys CAD Tools

发表于 2017-5-30 17:15:10 | 显示全部楼层

thanks for your sharing

回复支持反对

使用道具举报

发表于 2017-8-10 17:09:52 | 显示全部楼层

August 24, 2006

回复支持反对

使用道具举报

发表于 2017-9-26 09:07:07 | 显示全部楼层

goood

回复支持反对

使用道具举报

发表于 2017-9-29 21:56:44 | 显示全部楼层

Thanks

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2017-11-20 01:11:15 | 显示全部楼层

多谢楼主，好人一生平安！！

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2017-11-25 15:44:17 | 显示全部楼层

Very Old materials

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2018-6-20 23:45:13 | 显示全部楼层

good amterail

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2018-7-23 10:18:18 | 显示全部楼层

thank~

EETOP创芯人才网职位发布入口

回复支持反对

使用道具举报

发表于 2018-8-4 10:45:05 | 显示全部楼层

thanks~

EETOP创芯人才网简历投递入口

回复支持反对

使用道具举报

发表于 2018-8-25 13:26:46 | 显示全部楼层

回复 1# catannie

非常感谢

回复支持反对

使用道具举报

1 2 345 6 / 6 页下一页

返回列表发新帖

关闭

站长推荐 /1

手机版| 小黑屋| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2025-8-26 17:02 , Processed in 0.016608 second(s), 3 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表