求助一个verilog语法问题

冲出藩篱

都是同一时钟域的信号吗？
跨时钟域使用信号的话，必须先同步啊。

z312379500

回复 11# 冲出藩篱


   和这个无关，在刚出现这问题的时候就已经考虑过跨时钟域的影响了，但最终解决方法说明不是这个问题。

冲出藩篱

回复 12# z312379500

   提高FMAX，是在clk的约束方面吗？
   以前按正常约束有这个问题，提高Fmax约束后，问题消失了。
   这个解决问题的方法让我很不能理解。
   如果说时钟正确的约束了，而且没有时序告警，又没有潜在的跨时钟域的问题。
   那这个问题应该是芯片的问题啊，起码芯片的performance和时序仿真模型不符啊。
   建议楼主不要放过这个问题，要不然大批量的时候，肯定还会有问题。

nickyanghy

代码写得不好

z312379500

回复 13# 冲出藩篱


   fmax和约束时钟没有什么关系！约束时钟只是告诉软件我这个系统跑多快！fmax和整体代码有关系，就像楼下说的，代码写的不好，在各种计数器后加寄存器，减少延时，就可以提高fmax，最终解决是我公司一个老司机叫我尝试一下，然后我根据时序分析的结果，在时间余量比较差的计数器后加了寄存器，问题就解决了，当然像你说的，以后可能还有问题，但现在至少概率很低了，signal tap的波形图和代码你也看到了，根据代码绝对不可能出现这种问题的，所以提高整体代码的时序也许就是唯一的解决办法。

eggcar

回复 15# z312379500


    时序约束怎么可能跟fmax没关系。。。所以你之前都没做时序约束 不看综合报告吗......

冲出藩篱

回复 15# z312379500

      代码风格再差，只要没有语法错误，又没有时序问题（这里包括跨时钟域）。      FPGA也应该按照代码描述，实现代码功能。

      把你的SDC文件和timing report拿出来，大家分析一下，相信一定能够找到最根本的原因的。

      不过，顺便膜拜老司机。。。。

freebigfish

学习了，高手啊

shkarin

出现了恶稳态的情况?

ljjwwy

时序不对的话，对signaltap的图是不可信的。