DC综合 set_input_delay -max 和 set_input_delay有什么区别

zhouhuan123

求助DC综合  set_input_delay  -max  和  set_input_delay有什么区别

zhouhuan123

没大神吗

高瞻forever

你可以运用如下方法：
    运用dc_shell指令，打开运行DC，
    再man set_input_delay，便可以知道定义和区别。

高瞻forever

想来想去，还是给你详细解答一下：
通常，我们运用set_input_delay –clock clk –max 0.5 find (port, “mode”)（设定该时钟的最大延时）
　　                 set_input_delay –clock clk –min 0.1 find (port, “mode”)（设定该时钟的最小延时）
                       对时钟的输入延时进行约束，即是说约束input_delay在范围内满足设计要求，而不是单一
                       运用set_input_delay -clock clk 0.5进行约束（把输入延时定义到一个点上是不切合大多
                       数实际设计的）

zhouhuan123

回复 4# 高瞻forever


    哦哦，恍然大悟，谢谢大神
既授人以渔，又授人以鱼

tomyang2008

回复 5# zhouhuan123

真的理解了？
max：最大迟延分析时的迟延值
min：最小迟延分析时的迟延值

高瞻forever

回复 5# zhouhuan123


   客气了，能为你解疑和交流，是我的荣幸！

又是一个号

回复 4# 高瞻forever


   举例：setup 用-max，看hold用-min

高瞻forever

回复 8# 又是一个号


   是的，可能一开始我的解释不够全面，很抱歉！   就拿我通常所做的设计来讲，数   据与时钟的时序关系，通常指数模接口之间的信号，
   举例：比如我所做设计的数据，以及相关时钟分别为：CLK_ANA,DAT_ANA；而且模拟在
    导入foundry的stdcell下仿真得出CLK_ANA与DAT_ANA在ss下延时为0.6(最大延时，用于setup
    约束)，ff下延时为0.2（最小延时，用于hold约束），那么我们通常设置为：
              set_input_delay -max 0.7 –clock CLK_ANA  -clock_fall [list DAT_ANA]
              set_input_delay -min  0.1 –clock CLK_ANA  -clock_fall [list DAT_ANA]
  （通常，我们为了设计时序更好，我们会设置约束比实际时序关系稍紧）

zhouhuan123

回复 9# 高瞻forever


    为什么设计值比实际紧俏
这里stdcell 的最大延时是0.6，最小延时是0.2（这应该是实际要求值)
那为什么我们在写约束的时候min 为0.1 Max为0.7，这不比实际要求宽松了吗