FPGA时序分析，什么时候才正确

谁枫而飘 · 发表于 2016-10-15 17:12:24

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在用VIVADO进行时序约束的时候，综合过后时序不满足，但是实现布局布线后时序满足了，这样到底是满足还是没有满足呢？

huster · 发表于 2016-10-17 11:23:27

满足了，以P&R的结果为准

xtwl_tpcl · 发表于 2016-10-17 12:38:00

以布局布线为准

cnwnbb · 发表于 2016-10-18 15:34:28

满足了，以布局布线为准

谁枫而飘 · 发表于 2016-10-18 22:50:30

回复 4# cnwnbb

建立时间始终不满足，保持时间是满足的，这对设计有影响吗？

huster · 发表于 2016-10-19 09:36:21

回复 5# 谁枫而飘

你这前后矛盾啊，满足了就包括建立，保持时间都满足了

谁枫而飘 · 发表于 2016-10-19 14:57:32

回复 6# huster

这是第二个问题

sleeplessvenus · 发表于 2016-10-19 15:00:35

看看report，如果是不敏感的多周期信号就不用管了，如果是每个clk都变化的关键信号，那就有可能出问题

huster · 发表于 2016-10-19 16:32:19

回复 huster

这是第二个问题
谁枫而飘发表于 2016-10-19 14:57

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建立时间不够显然是不行的，STA的结果会显示ERROR或者FAILED

郭帅666 · 发表于 2019-1-12 21:03:12

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