dc导出的Verilog网表没有vdd/vss

trumen · 发表于 2016-10-13 19:25:54

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求助各位大神，如题，在导出的verilog网表里面每个单元都没有vdd/vss，如何才能生成？

cutfor · 发表于 2016-10-13 21:01:58

生成干嘛？后端啥的都不需要啊！

masaka_xlw · 发表于 2016-10-14 04:53:44

得走low power的flow。否则VDD VCC是后端加入的

ralphtwtw · 发表于 2017-4-7 14:13:58

good !!!

教父 · 发表于 2017-4-10 13:53:02

工艺厂提供的standcell 的verilog 好像都没有电源地的端口。综合后面应该有没有的哦

爱绒雪 · 发表于 2021-12-27 15:22:51

how to do it??

轩辕志瑜 · 发表于 2021-12-27 22:47:24

本帖最后由轩辕志瑜于 2021-12-27 22:49 编辑

vdd/vss 这是在后端floorplan环节才会加的，而dc导出的网表是与工艺无关干嘛要加？

[求助] dc导出的Verilog网表没有vdd/vss