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[求助] 写出的gtech网表里有ADD_UNS_OP这种单元,怎么仿真

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发表于 2016-9-29 09:42:40 | 显示全部楼层 |阅读模式

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需要导出gtech网表,给下家用。但是写出的gtech网表里,除了GTECH_*之类的cell外,还有ADD_UNS_OP这类的generic cell。
在generic.slib可以找到这些cell的symbol。

我的问题是:
带着这些cell的网表能仿真吗?
如果能,在哪里找对应的verilog,我找了好久没找到。
如果不能,那么怎么把这些cell mapping到GTECH_*的cell上。我用compile -no_map,直接报错退出了。
 楼主| 发表于 2016-9-29 10:43:41 | 显示全部楼层
自答。
上面由于用了translate,再用compile就会死掉。

直接指定target library为gtech.db
elaborate之后,直接compile,然后输出verilog,就是gtech netlist了。
发表于 2019-7-11 21:50:02 | 显示全部楼层


picometer 发表于 2016-9-29 10:43
自答。
上面由于用了translate,再用compile就会死掉。



I have the same problem. Could you please share your the script ?
发表于 2023-12-23 17:29:53 | 显示全部楼层


picometer 发表于 2016-9-29 10:43
自答。
上面由于用了translate,再用compile就会死掉。


你好,能否贴出完整脚本,我综合出来DW02_mult_gtech.v是空的,附上我的脚本



set TOP DW02_mult
set file ~/*/${TOP}.v
set top ${TOP}
analyze -f verilog $file
elaborate ${TOP}
current_design ${TOP}
uniquify
set target_library gtech.db
#set link_library "* $target_library"
change_names -hierarchy -rule verilog
compile
write -h -f verilog -o ~/*/${TOP}_gtech.v
exit
##include gtech.v and *_gtech.v for FPGA synthesis

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