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楼主: zhanggd

[求助] 做完CTS之后，clock tree的source insertion delay变成了负数是怎么回事

发表于 2018-6-25 17:04:18 | 显示全部楼层

为了处理接口时序的，你想下cts前后接口时序检查的变化，cts后reg有了真实clock latency了，但是你加在port上的delay需要调整吗？接口约束会变松会紧吗？

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