Cadence AMS 仿真遇到error求助（ADC Tran 仿真）

seekcoring · 发表于 2016-9-23 14:47:10

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问题如下：做的仿真时ADC静态仿真，用AMS数模混仿，因为输出是数字信号（D）所以加了Veriloga写的理想DAC来获取仿真数据。结果报错了，求大神指点1,2.或者提供更好的仿真方法。万分感谢！！！

Error information

seekcoring · 发表于 2016-9-23 16:40:58

顶一下，求帮忙！

hungon · 发表于 2016-9-24 08:52:11

不是提示你了么? DAC_12bit_ideal 单元没找到

zixin1hao · 发表于 2016-9-24 23:14:37

回复 1# seekcoring

有没在HED config里给这个DAC选好veriloga view？

seekcoring · 发表于 2016-9-26 13:58:14

回复 3# hungon

恩，问题就是如何让他找到尼？

schematic和function都找到了，可是veriloga找不到，问题就在这里啦。

zixin1hao · 发表于 2016-9-26 20:57:23

回复 5# seekcoring

试试把DAC所在lib： MT304_test加到 HED 上面那个library list, 同时view list里也加上veriloga

seekcoring · 发表于 2016-9-27 19:24:34

回复 6# zixin1hao

HED

感谢！如图，放进去仍然识别不了，现在只能跳过veriloga了，我用了VCVS搭了个DAC（schematic），效果一样，跑起来啦！
就是不知道为何不认veriloga，奇怪！是不是跟Verilogams有关系？

暂时不care它了。。。

zixin1hao · 发表于 2016-9-27 21:54:54

回复 7# seekcoring

嗯，这就有点奇怪了，HED能找到veriloga view, 理应能compile过。。。最后只能检查一下veriloga view里module名字是不是DAC_12bit_ideal？有没大小写不对。。。

Minibaby · 发表于 2016-12-10 16:29:49

把OSS打开啊

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