为什么数字设计大家都用 DC＋VCS，而不用NC＋RTL COMPILER／GENUS ？

nulll · 发表于 2016-9-23 01:46:40

您需要登录才可以下载或查看，没有账号？注册

x

如题，为什么数字设计大家都用 DC＋VCS，而不用NC＋RTL COMPILER／GENUS ？

iyama · 发表于 2016-9-23 08:22:45

DC 是行业标准
VCS 比较贵，不过有公司不差钱
cadence 的仿真工具也有很多人用

杰克淡定 · 发表于 2016-9-23 14:49:27

仿真工具的话，NCverilog和VCS都常用，前后端流程工具基本上synopsys更常用，DC，TMAX，PT，ICC，formality等

Timme · 发表于 2016-9-23 19:45:26

对RC142做过Benchmark，效果不堪入目，遂放弃。

kk2009 · 发表于 2018-1-6 02:42:26

如果你只是光看syn之后的面积，那是觉得RC差太多了。但是如果考虑到P&R之后的结果，发现其实都差不多的。什么意思呢？
RC之后的面积是大，但是P&R之后增长的面积比DC给的netlist P&R之后增长得小。也就是说RC考虑的physical的因素比DC多，导致RC的面积大。

wtl121 · 发表于 2022-4-26 10:40:10

cadence的工具也不错，只是用的人少

kl_upc · 发表于 2022-4-29 13:40:55

一整套的东西更好

thjan65 · 发表于 2022-4-30 14:58:09

我司是DC syntesis, NCveriog sign-off

andyme · 发表于 2022-4-30 21:26:13

数字工具还是S家的用起来更顺手一些，DC的help文档写得容易读多了，至于仿真，VCS+Verdi都是S家自己的工具，天然支持的好

andyme · 发表于 2022-4-30 21:27:17

VCS+Verdi 都是S家自己的工具，天然支持得很好，用NC+Verdi，速度上慢些不说，经常好多东西都dump不出来

[讨论] 为什么数字设计大家都用 DC＋VCS，而不用NC＋RTL COMPILER／GENUS ？