请教关于时序的问题

谁枫而飘 · 发表于 2016-9-21 21:29:51

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在FPGA设计的时候，我想让时钟往后延时几个纳秒，不用PLL等IP核，有什么方法？

谁枫而飘 · 发表于 2016-9-21 21:32:26

回复 1# 谁枫而飘

换句话说，就是想把数据提前，时钟延后

wzc92 · 发表于 2016-9-22 09:13:11

写个计数器试试

tao2000 · 发表于 2016-9-22 09:23:19

这个通常的IO口上有这个需求，可以通过IODELAY （XILINX）

YYFFLLMMNN · 发表于 2016-9-22 09:49:16

回复 2# 谁枫而飘
既然这样，可不可以用另外一个时钟把数据进行打拍。

谁枫而飘 · 发表于 2016-9-22 10:09:24

回复 4# tao2000
不会用，能说说嘛？

谁枫而飘 · 发表于 2016-9-22 23:10:45

回复 3# wzc92
延时需要小于一个周期

atomdust · 发表于 2016-9-23 11:14:47

可以调用IODELAYE1和IDELAYCTRL，比如在V6中，如果IDELAYCTRL的参考时钟为200MHz，可以实现最小78ps精度的微调

iidestiny · 发表于 2016-9-23 17:45:35

你是需要在端口上实现还是在内部fabric 实现？是setup 不够吗？

谁枫而飘 · 发表于 2016-9-23 20:14:30

回复 8# atomdust

能说说这个怎么用吗？试了很多次，但是都不对

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