assign和if else的区别？ 跟综合工具有关系吗

杰克淡定

回复 9# yaya126


   没错，你说的问题，就是DC综合时加上-gate_clock，使得部分D端的逻辑去gating clock连接到CP上来控制功耗。

Timme

用dc综合的结果没有任何差别，dc里？：和if-else是一个elaborate引擎，elaborate的结果是完全一样的。

case倒是另一个引擎。但在Synplify里case又跟上面两种是同一个引擎。

花涛

学些了！！！！

eggcar

用? :表达模块复用的时候比if-else要简洁，if-else不留意就容易例化出多个operator和更大的mux

kuolifeng

方法1和方法2, 綜合的結果電路應是一樣的,
但個人覺得方法2的寫法較好, 原因是:
1. 較易閲讀
2. 用方法2, simulator 會有較好的效率, 因方法2, simulator 只有 clock edge 時 evaluate 式子, 但方法1 是只要式子的右邊變數有改變就會 evaluate

南宫恨

如果让DC 插入clk gating cell，是要写成第二种方式的，Dc插ICG的要求是包含q《=d分支，不管是隐含的else还是写明的else