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楼主: 天浪

[求助] 求助:verilog中怎么对信号延时输出

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发表于 2016-6-7 11:03:40 | 显示全部楼层
回复 8# 天浪

如果是延迟在仿真过程中要随着变化,就用fifo
如果只是不同模块例化的时候需要不一样的延迟就加个parameter DLY_NUM
然后
reg [data_width-1:0] data_array [DLY_NUM-1:0]
always @()
           data_array  <= {data_array [DLY_NUM-2:0], data_in}

assign data_out = data_array  [DLY_NUM-1]
发表于 2016-6-7 11:06:19 | 显示全部楼层
回复 10# 天浪


    用fifo 也不需要用20多个啊,只要在你第一个写信号有效之后,等20几个延迟,产生读信号就可以了
 楼主| 发表于 2016-6-7 11:21:42 | 显示全部楼层
回复 12# 南宫恨


    fifo不是单输入吗,我意思我有 data1,data2....这些总共二十几个信号
另外,我这边控制延迟数量的信号是外部输入的,这样必须用fifo吗?
 楼主| 发表于 2016-6-7 11:29:53 | 显示全部楼层
回复 12# 南宫恨


    我这信号有16位。。。
发表于 2016-6-7 15:59:17 | 显示全部楼层
双端口RAM,读使能信号及读地址根据延迟控制就行
发表于 2016-6-7 16:00:56 | 显示全部楼层
回复 15# 孑然儿


   当然,还有其他多种方法
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