这个adc频率不同会影响LDO的输出也不同，可能是版图问题么？

istart_2002

这个adc频率不同会影响LDO的输出也不同，可能是什么问题呢？

typhoon222

。。。

tcx963258

查一下 clock及ADC输出 信号在模块之间用没有跨模块走线，看看 跟 Vref 信号 及其滤波电容 有没有 并行走线 或者跨过电容。
再看看LDO反馈采样点是不是从PAD点接入。
再查一下 reference 和bandgap 有没有受 clock 及ADC 输出的影响。

xxmule

楼上说的好，另外GB是笔误吧，应为BG

回复 2# tcx963258

istart_2002

   

查一下 clock及ADC输出 信号在模块之间用没有跨模块走线，看看 跟 Vref 信号 及其滤波电容 有没有 并行走线 ...
tcx963258 发表于 2016-6-1 16:45

                               
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从测试的结果来看，clock变的时候，LDO输出不变，只有ADC频率变化的时候，LDO才变；
每个模块布线的时候都有屏蔽层，应该不会在上方走线的；
电容都在每个模块内部，VREF输出不会在模块内部走线，所以应该没有跨过电容；
LDO的反馈采样点是纸哪一点？两个电阻中间反馈回运放输入端的那点？如果是这点，没有接PAD;
bandgap输出测试不到，只能看到后仿时，adc时钟相差十倍，VBG差了0.11mv，LDO输出分别差了0.03mv，0.15mv，而实际测试时LDO输出相差20几mv~

xxmule

20多mv我觉得很小了啊,

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存在感

回复 4# istart_2002


    个人觉得adc的数字 输出影响了 reference 到 LDO 的Vref 信号，查一查模块外围连线，查一下adc和LDO里面的连线或布局！

istart_2002

   

20多mv我觉得很小了啊,

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xxmule 发表于 2016-6-3 10:27

                               
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这是只有1个AD工作的时候，如果两个AD同时工作，1M和7MHZ能差100+mv；而且差了20mv也至少少了2bit了；

istart_2002

   

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    个人觉得adc的数字 输出影响了 reference 到 LDO 的Vref 信号，查一查模块外围 ...
存在感 发表于 2016-6-3 10:38

                               
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ADC 的逻辑部分确实是挨着bandgap，但是仿真看不出来影响啊；后仿都是各个模块单独加的后仿网表，体现不出来模块间连线的影响~

存在感

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    提一些建议:
1 看到好像加了metal dummy 确认一下 dummy metal 有没有覆盖到你的一些关键信号线。
2 确认一下你们后仿真所提取的文件 RC 是用何种方式，有没有包括各信号线之间的电容。你们用的是什么工艺，提取的工具又是什么。提取RC的形式又是什么，寄生电阻电容 的阈值有是什么。提取是 温度设置在什么温度。这些没弄清楚之前不要太相信后仿结果。
3 先人去分析带来这种情况的可能性，再结合版图来查找问题，最后通过后仿 或模型仿真来证实。

其实前面看到有人说到了 在查版图的一些关键地方了。

debug 是designer 的事情，layout起协助作用。