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发表于 2016-5-20 17:02:55 | 显示全部楼层 |阅读模式

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求助啊，
大家有没有做过把vivado的IP example_design移植到NCVerilog或者其他环境仿真的事情，为了方便仿真，我现在想把vivado的IP移植到NC环境中，事先在vivado中做了预编译compile_simlib -simulator ies ，生成了几个库文件和一个cds.lib，我把这个cds.lib加到irun脚本中-cdslib cds.lib，可是编译的时候还是出错，有些FPGA自带的module找不到，显然是lib没吃进去，有人知道怎么吃进去这些库文件吗？或者我该参考什么资料呢

谢谢

IES, incisive, Vivado, Xilinx

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