数字抽取滤波器的设计指标的一些问题

艾克0928 · 发表于 2016-5-20 15:18:10

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本帖最后由艾克0928 于 2016-5-25 15:53 编辑

各位大神，前天问了一个数字抽取滤波器的问题，到现在都没人解答。我将这个问题举例说明，再拿出来求助一下，希望懂的人能为我解惑一下。    我的问题是在sigma-delta ADC中，对数字抽取滤波器的指标要求是：
   滤波器输入采样时钟频率为10MHz，进行512/256倍降采样，要求恢复出的信号带宽为10KHz，ADC的输出有效位数不能小于14bit。请问如何确定滤波器的各项指标，如通带截止频率、阻带截止频率、通带纹波、阻带衰减？
   目前我是这样定的，不知道恰当与否，如下所示：
数字滤波器设计指标.png

   这样做目前我有的疑问有以下四个：
  1）信号带宽为10KHz，而10MHz采样频率的输入到滤波器输出的奈奎斯特频率却为19.53125KHz（Fo/2=9.765625KHz），不足10KHz，这样那假设我输入信号频率为10KHz，那岂不是说明有一部分有用信号进入了过渡带，与噪声混叠了？？？那么降采样为512时是不是不可能实现？
  2）通带截止频率设置设置为9KHz是否合适？
  3）通带纹波和阻带衰减分别设置为0.02dB和120dB是否设置大了？？？
  4）目前根据上述设计我已经完成了，滤波器输出的有效位数ENOB最终可达到18.16bit，Verilog代码也已经写完，然后到最终的版图设计都已经生成了symbol，但是拿到Cadence进行仿真，这个数字电路却带不起来，总是闪退，怎么解决这个问题？
问题有些多，因为刚开始研究这个，还请包涵……

alone9884 · 发表于 2016-5-25 13:19:58

我也不太懂
阻通频点没那么严格
一般截止频率点（10khz处）衰3db或从10hz处稍微外扩点问题都不大
否则通带很难看或带外衰的难看
都达到要求阶数会太高这样是没法实现的

艾克0928 · 发表于 2016-5-25 15:54:11

回复 2# alone9884
非常抱歉，你写得太简略了，不太明白，可以详说一下下吗？

guoyp2017ic · 发表于 2016-11-19 19:50:32

回复 1# 艾克0928

楼主，遇到了和你一样的问题，想知道你如何解决的

marus · 发表于 2018-5-16 14:02:07

楼主好人一生平安

edwardk · 发表于 2018-11-27 18:27:41

学习中。。。。

icwangrui · 发表于 2018-12-8 12:46:54

谢谢分享

freebigfish · 发表于 2019-6-27 11:01:05

同求啊啊啊

jfxing · 发表于 2019-7-20 23:52:16

没有下文了?

uitce2011 · 发表于 2021-3-18 14:53:23

same here

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