tapless的工艺VNW VPW问题

xidian704 · 发表于 2016-5-16 20:52:59

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本帖最后由 xidian704 于 2016-5-17 08:49 编辑

本人对一个block进行了lvs验证，出现错误并未通过，显示的是关于VNW VPW的问题，如下图： QQ截图20160516163250.png

通过查看讨论区的帖子，试着对source网表中添加了.GLOBAL VNW VPW,结果显示通过，如下图：
QQ截图20160516163602.png

我想请问我的问题的原因是因为source网表中没有对nwell与sub进行偏置导致的吗？（tapless设计）stdcell的.cdl文件中对VNW VPW定义了，而通过v2lvs将写出的网标转化成spice网表中没有VNW VPW 所以出现了以上的问题？
新手，请大家给予解答谢谢

damonzhao · 发表于 2016-5-17 11:30:54

很简单，把他们用VDD VSS替换一下就行了

xidian704 · 发表于 2016-5-17 14:30:08

回复 2# damonzhao

我是在将source网表转化成spice网表后在里面加入了 .GLOBAL VNW VPW 并 *.CONNECT VNW VDD *.CONNECT VPW VSS 显示的结果正确。应该就是source网表中的 vnw vpw 没连上吧

damonzhao · 发表于 2016-5-17 17:33:00

回复 3# xidian704

这样处理就行或者直接修改成VDD VSS都可以

damonzhao · 发表于 2016-5-17 17:33:02

回复 3# xidian704

这样处理就行或者直接修改成VDD VSS都可以

xidian704 · 发表于 2016-5-17 18:45:06

回复 5# damonzhao

哦谢谢版主

s421490542 · 发表于 2018-10-12 09:50:35

本帖最后由 s421490542 于 2018-10-12 09:51 编辑

回复 5# damonzhao

版主，我有个相似的问题，我用calibredrv 做std cell的LVS，但是 layout中mos管的体（B端）并没有连接到VDD和VSS，也没有标识层。source网表是连接上的，layout上没连接，这种情况怎么办呢？
想过两种方法但是都没成功。1、在layout中衬底上面打port利用虚连接的方式，让软件认为mos管的体（B端）和VDD或VSS连接上，但是没有找到体的标识层。mapping file 、规则文件、PDF中都找了。2、在std cell旁边插入tapcell，但是这种方法会影响我后期做PEX，这也是我的主要目的，提取std cell的pex。

想请教一下这种情况应该这么做？

（提取std cell 的pex，但是发现layout中mos管的体跟VDD或VSS没连接，不知道咋办了）

damonzhao · 发表于 2018-10-14 09:30:28

回复 7# s421490542

“在std cell旁边插入tapcell“”

如果你的设计是需要tape-cell的，那是必须要加的，因为不加tapecell，那mos管就是变成没有衬底的三端器件，lvs是没法通过的

s421490542 · 发表于 2018-10-15 15:11:22

回复 8# damonzhao

版主大大，加上tapcell之后，我提取的std cell的pex就不准了吧。因为我要提取一个std cell的pex 网表。您有时间来我帖子看看呗。提前谢过大大了！
http://bbs.eetop.cn/thread-839794-1-1.html

damonzhao · 发表于 2018-10-15 17:39:55

回复 9# s421490542

不加tape cell，连个基本的四端器件都不能实现，不能正常工作，那你抽取的pex意义何在？

[求助] tapless的工艺VNW VPW问题

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