Cross Clk domain Hold violation

verisilicon0768

在用tempus 跑scan mode下的scan_hold_ff_125_rcworst_125这个view的时候有几百条下面这种violation
Endpoint： ... (v) checked with leading edge of 'test_clk_1'
Beginpoint: ... (v) triggered by leading edge of 'test_clk_0'

在scan模式的sdc里面，这两个clk分别是这样定义的：

create_clock -name test_clk_0 -period 30 -waveform { 10 20 } [get_ports {dtl_clk}]
create_clock -name test_clk_1 -period 30 -waveform { 10 20 } [get_ports {clk}]

而在func模式的sdc里面，clk跟dtl_clk是不同频率的两个clk，

create_clock -name "clk" -add -period 1.613 -waveform {0.0 0.8065} [get_ports clk]
create_clock -name "dtl_clk" -add -period 2.5 -waveform {0.0 1.25} [get_ports dtl_clk]

而且在func模式的sdc里面，有这两个clk的set_false_path

set_false_path -from [get_clocks clk] -to [get_clocks dtl_clk]
set_false_path -from [get_clocks dtl_clk] -to [get_clocks clk]
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这种violation是不是应该waive掉，而且应该在scan模式的SDC里面加set_disable_timing或者set_false_path呢？
(是否需要找前端确认？)
在scan模式下的对应这两个clk的virtual clock 是否也需要一些特出处理？