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查看: 2247|回复: 8

[求助] FPGA上板测试,不知如何下手

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发表于 2016-5-3 11:00:23 | 显示全部楼层 |阅读模式

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从来没有上板测试过,现在对于如何进行不知从何下手。要验证的功能模块输入输出口如下:输入:  clk  系统全局时钟     //我需要的系统时钟是16.311MHz,所用板子的内部晶振是200MHz差分输出,不知道有哪些办法能实现我需要的                                       //时钟频率
          rst  全局复位           
          [3:0] shift   输入信号一

          ce     输入信号二
          sclr    输入信号三      //一,二,三信号都是在复位无效时的固定输入值

输出:  [72:0] peak
          [10:0] n
          flag   

该用何种方式来实现输入信号的控制,输出信号的读取或显示,跪求大神们帮忙给点意见
发表于 2016-5-3 14:45:36 | 显示全部楼层
回复 1# 模拟学习者


   你这个任重道远。1. 时钟从200M到16M倒不难,例化一个PLL可以搞定。
2. 你的问题是,输出是怎么通过输入得到的,这里得有逻辑,运算也好,流水线也罢,总归要有的。
3. 还有,建议你搞一本verilog的书看看吧,这毕竟不太像写C语言那样方便。
4. 如果你还要显示的话,如果是现成的买的板子 ,那看看卖家有没有显示方面的例子可以给你用。如果没有,那得自己写显示器驱动模块。。。
 楼主| 发表于 2016-5-3 14:56:02 | 显示全部楼层
回复 2# acgoal


   我想问下,输出如果位数比较少可以用示波器看,但是73位的输出该如何显示
发表于 2016-5-3 15:18:31 | 显示全部楼层
回复 3# 模拟学习者


   所以,这才是复杂的地方,你这个输出看起来是个数据,并不是通信接口比如IIC什么的,就那几条线,可以用示波器初步点一下看看。
   如果你这个是74位的数据,比如是整形或者浮点数据,那要显示,就肯定需要输出到显示设备,不管是8段数码管还是显示器,那就需要显示驱动模块了。
 楼主| 发表于 2016-5-3 19:29:25 | 显示全部楼层
回复 4# acgoal


   谢谢
 楼主| 发表于 2016-5-3 20:02:48 | 显示全部楼层
回复 4# acgoal


   可不可以将73位的数据并行转成串行,这样就可以通过示波器一位一位的读了
发表于 2016-5-3 20:11:01 | 显示全部楼层
??什么
发表于 2016-5-4 08:13:25 | 显示全部楼层
回复 6# 模拟学习者


   当然,如果能满足你项目的需求,转成串行数据是可行的,可是即使转成串行数据,通过示波器一个bit的读出来,意义何在呢?毕竟没有任何一个项目的输出是为了接到示波器上的。。。。
发表于 2016-5-4 15:53:36 | 显示全部楼层
数据位数比较多,要用逻辑分析仪看,如果用赛灵斯的fpga可以插入chipscope,另外,chipscope采样是在采样时钟上升沿,而且加入采样的逻辑会增加电路的开销;好处是可以导出数据用其它软件处理,或者以总线的形式来观察信号。
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