FPGA的时序约束

lee521346 · 发表于 2016-4-26 17:57:12

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FPGA时序约束的目的有两个：一个是控制逻辑的综合，布线。第二个是得到时序分析报告。现有两个疑问，请高手帮忙解答一下，感谢。
1、关于设置约束：资料上说【Assignments】/【Timing Setting】或者【Wizards】一步步设置，可能资料比较老，quartus14.0以上按键在什么位置？
2、TimeQuest Timing Analyzer：这个静态时序分析工具是单纯用来分析综合，布局布线后时序满足与否的吗？它能像上述问题用来指导综合，布局布线吗？

lee521346 · 发表于 2016-4-28 09:50:38

顶起来

Sharingann · 发表于 2016-4-28 15:41:04

同求助

tingyu1221 · 发表于 2016-4-28 16:15:35

Analyzer一般是给出分析结果，指导你的约束的

huster · 发表于 2016-4-28 17:20:12

你可以根据Analyzer的结果优化设计或约束

lee521346 · 发表于 2016-4-28 22:59:15

Analyzer一般是给出分析结果，指导你的约束的
tingyu1221 发表于 2016-4-28 16:15

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quartus14.0或者12.0 约束在哪里设置？

lee521346 · 发表于 2016-4-28 23:00:53

回复 4# tingyu1221

quartus 14.0 约束在哪里设置？

xylion · 发表于 2016-4-29 10:20:29

MARK
S

jasonell · 发表于 2016-4-30 17:48:28

sdc文件里自己修改，
向导里会生成文件模板。

zhangbinsniper · 发表于 2016-5-2 18:44:19

quartus的时序分析的约束文件是.sdc文件啊，不是.qsf文件啊

[求助] FPGA的时序约束

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